联电并将向全球客户提供此项新流程。借由在单一封装元件中提供晶片或小晶片（chiplet）彼此堆叠的技术，企业可以在相同或更小的晶片面积上实现多个元件的功能。与在PCB板上摆置多个晶片的传统系统配置相比，这种方法不仅更加节省空间，而且能够提供更出色的系统效能及功能以及更低的功耗。
联电元件技术开发及设计支援副总经理郑子铭表示：「我们的客户现在可以使用强大且经过验证的晶圆制造设计套件与流程，来验证他们的晶片堆叠设计，同时校正晶片对位及连接，并获取寄生参数，以便在讯号完整性的模拟中使用。联电与西门子EDA的共同客户对于高性能运算、射频和AIoT等应用的需求正日益提升，随之而来的3D IC解决方案需求也相应增长，联电此次与西门子的合作能够协助客户加快整合产品设计的上市时间。」
联电开发出其全新混合键合（hybrid-bonding）3D电路布局验证（LVS）和寄生参数获取工作流程，使用西门子 XPEDITION™ Substrate Integrator 软体进行设计规划与组装，西门子Calibre® 3DSTACK 软体进行晶片间的连接检查，同时还使用Calibre nmDRC软体、Calibre nmLVS软体及Calibre xACT™软体进行IC及晶片间延展实体及电路验证任务。
西门子数位化工业软体电路板系统高级副总裁AJ Incorvaia表示：「西门子很高兴能够与联电继续合作，为双方共同客户提供显著的优势。随著客户开发复杂性更高的设计需求，联电与西门子也准备好提供所需的先进设计流程，让客户能将这些复杂设计付诸实现。」
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