在分离式矽电容方面，S-SiCap Gen4 电容值密度已提升至 3.8 μF/mm²，较前一代 Gen3 成长逾五成。为因应 AI 与 HPC 对高效能与功率密度的需求，Gen4 亦率先导入嵌入式基板（Embedded Substrate）封装，目前已送样进行制程验证，预计自 2026 年起逐步导入量产。
另一产品线 S-SiCap Interposer 则以矽晶圆作为中介层基板，内建高密度矽电容，可显著强化裸晶对裸晶（Die-to-Die）、SerDes 与高频宽记忆体（HBM）等高速 I/O 应用的电源与讯号稳定性。爱普并与供应链合作导入接合曝光（reticle-stitching）技术，扩大中介层裸晶面积，以承载更多 Chiplet IC，满足先进封装朝高整合度发展的需求。目前 S-SiCap Interposer 已完成客户端封装与可靠度验证，并于第三季末正式进入四个 reticle 的量产阶段，新专案亦陆续展开。
爱普科技总经理洪志勋表示，随著 AI 与 HPC 应用快速成长，市场对电源完整性与高速讯号传输的要求日益严苛。S-SiCap 透过分离式与中介层两种整合路径，兼顾效能、整合度与设计弹性，可满足新世代 AI 与 HPC 系统需求。展望后续，公司亦积极开发可应用于有机中介层（Organic Interposer）的矽电容产品，持续扩大布局。
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